下一代 CFET 晶体管悄然而至，英特尔台积电布局未来

据外媒eNewsEurope报道，英特尔和台积电将在国际电子元件会议（IEDM）公布垂直堆叠式场效晶体管进展，这有望使CFET成为十年内最可能接替全环绕栅极晶体管的下一代先进制程。

下一代晶体管

CFET 给晶体管设计带来了显著转变，其垂直堆叠允许两个晶体管安装在一个晶体管的占地面积内，从而增加芯片上的晶体管密度。这种设计不仅为提高空间效率铺平了道路，而且还促进了更精简的CMOS逻辑电路布局，有利于提高设计效率。

此外，CFET 的固有结构可能会减少寄生效应，从而潜在地提高性能和功率效率。它们的适应性设计能力（例如平衡 NMOS 和 PMOS 通道变化的能力）与背面供电等创新相结合，进一步简化了制造工艺，使 CFET 成为晶体管技术领域的一个有前景的发展。

提前布局，吞并未来

英特尔和台积电的努力凸显了 CFET 技术对半导体行业未来的重要性。

CFET场效晶体管技术最初由比利时微电子研究中心（IMEC）于2018年所提出的。虽然，大多数早期研究以学术界为主，但英特尔和台积电等半导体企业现在已经开始这一领域的研发，借此积极探索这种下一代先进晶体管技术。

英特尔表示，研究员建构一个单片3D CFET，含三个n-FET纳米片，层叠在三个p-FET纳米片上，保持30纳米垂直间隙，英特尔公司在题为 "60纳米栅极间距的堆叠式CMOS逆变器演示（带电源通路和直接背面器件触点）"的演讲中将介绍利用60纳米栅极间距CFET的功能性逆变器测试电路。

为了不被对手超越，台积电也会展示CFET技术。据悉，台积电客制逻辑芯片具有48纳米栅极间距，专注放在p型晶体管上的分层n型纳米片晶体管，拥有跨越六个等级的开关电流比。

台积电表示，CFET晶体管已证明耐用性超过90%，且成功通过测试。虽然台积电承认需要研究更多，才能充分利用CFET技术，但目前正在进行的工作是实现这一目标的关键一步。

英特尔的想法

CFET 的明显优势是两个晶体管占据 GAA、FinFET 或平面架构中一个晶体管的空间。但这也意味着可以更有效地设计 CMOS 逻辑电路。IMEC 此前曾指出，标准单元面积主要取决于对晶体管端子的访问，而 CFET 可以简化这一点。

英特尔团队将描述业界首创的 CFET 中功能齐全的逆变器测试电路，采用 60 纳米栅极间距构建。该器件还采用垂直堆叠双 S/D 外延技术；连接 n 和 p 晶体管的双金属功函数栅极叠层。

英特尔 CFET 器件在 CPP=60nm 下垂直堆叠双源漏外延后的 TEM 显微照片。资料来源：IEDM

此外，英特尔还包括背面供电，这一想法也是由 IMEC 提出的，现在已成为英特尔在其英特尔 20A（或 20 埃）制造工艺中提供供电路线图的一部分。

研究人员还将描述一种纳米带“减少”方法，用于需要数量不等的 NMOS 和 PMOS 通道。这项工作有助于加深人们对逻辑和 SRAM 应用扩展 CFET 潜力的理解。

英特尔也不寂寞

台积电研究人员被允许在同一会议上提交一篇“最新消息”论文：论文 29.6 的标题为：用于未来逻辑技术扩展的 48nm 栅极间距的互补场效应晶体管（CFET）演示。

TSMC 团队将讨论他们所描述的一种实用的单片 CFET 方法，用于在 48 nm 栅极间距上进行逻辑技术缩放。与英特尔一样，他们在 p 型纳米片晶体管之上采用了 n 型纳米片晶体管。该论文将报告通态电流和亚阈值泄漏——在论文概要中分别描述为“高”和“低”。这导致开/关电流比达到六个数量级。开/关电流比（六个数量级）。