随着芯片和封装尺寸的缩小，先进的封装挑战也越来越大。凸块（Bumps）是许多高级封装中的关键组件，但在纳米级确保所有这些凸块高度一致是一项日益严峻的挑战。
如果没有共面性（co-planarity,），表面可能无法正确粘附。如果在封装中没有发现问题，这可能会降低产量，或者会导致现场出现可靠性问题。识别这些问题需要各种工艺步骤，包括各种类型的检查和计量，并且凸块越密集和越小，这些工艺就变得越密集和耗时。
“随着裸片内的 I/O 间距不断减小，每个裸片所需的凸块数量会增加。此外，凸块尺寸还在继续减小，” Amkor晶圆服务副总裁 Doug Scott 说。“在某些情况下，每个芯片可能有超过 5,000 个凸点。这要求每个凸块具有相同的尺寸和形状，以确保下游正确组装。一个缺失的凸块或畸形的凸块将导致组装失败和产量损失。”
还有其他挑战，特别是当这些封装中包含的芯片变得更加异构时。Amkor 高级封装开发和集成副总裁 Mike Kelly 表示：“新节点的总功率通常仍在上升，这促使客户采用混合凸块间距和凸块直径进行芯片设计。” “这需要更高端的电镀工具和通常更慢的电镀时间，并且有动力将成本影响降至最低。我们的客户最关心的是总电流，这主要是一个电迁移问题，但它也是将电流更精细的网格输送到新的硅节点——尤其是 3nm，但也从 5nm 开始。这意味着在更细的间距上有更多的凸块，当凸块间距和凸块直径在芯片上发生变化时，可能会面临更多的电镀挑战。”
结构
凸块是简单的焊球，直径通常在 75μm 到 200μm 之间。它们可以通过电镀或直接放置形成。“这两种工艺都得到了很好的理解，得到了很好的优化，并且在大批量制造中取得了成功，”斯科特说。“也可以使用丝网印刷制作焊点，但存在良率/焊料空洞问题。凸块芯片和基板/末端 PCB 之间的适当设计可以显着减少故障点。”
凸块是在倒装芯片工艺中植入 IC 上的——从技术上讲，是受控崩溃芯片连接或 C4。一旦在晶片上制造了芯片，就会在其顶部放置一个金属化焊盘并连接凸块。然后，将芯片切块并翻转过来。
图 1：凸块工艺必须控制的参数包括高度、共面性、位置、尺寸和形状。
资料来源：CyberOptics
理想情况下，凸块与其他组件上的连接器完美对齐。这是经常发生问题的地方，要么是由于凸块本身的缺陷，要么是由于基板翘曲导致凸块无法正确对齐。
“小芯片之间的互连依赖于焊料厚度小于 10 微米的微凸块，” Ansys半导体部门产品营销总监 Marc Swinnen 说。“微凸块的焊料量大约比传统的倒装芯片接头小两个数量级。这意味着即使插入基板的轻微弯曲或翘曲也会带来重大的可靠性风险。此外，这些微凸块被要求共同承载数百瓦的功率。任何局部过热都可能导致这些微小结构的热失效。”
“您有各种各样的材料、不同的基材，而且它们都有不同的热膨胀系数，”布鲁克纳米表面与计量公司应用和产品管理总监 Frank Chen 说 。“当你有这些不匹配时，有些东西会比其他东西冷却得更快，你会得到很多无法完全消除的翘曲和应力。现实情况是，很难获得平坦的表面。”
在许多情况下，这种翘曲非常小，甚至需要特殊设备才能检测到。
“真正挑战人们的是三种主要类型的凹凸缺陷——桥接、非湿和空洞，”Chen 说。“但也存在计量类型的问题，例如芯片放置错误，包括芯片移位和旋转。与芯片贴装相关的另一个问题是压力。典型的过程是施加压力和热量来连接芯片，但由于压力或热量分布不均匀，您可能会出现一些倾斜或翘曲。”
空隙会使焊接连接界面看起来像瑞士奶酪，是热和电源问题的根源。Palomar Technologies 的应用工程师 Anders Schmidt 说：“众所周知，空隙是非常差的热导体，会干扰热量从组件中传递出去。” “由于组件不能很好地散热，其载流能力下降，导致功率利用效率低下。”
图 2：Swiss-cheese般的空隙会导致许多问题，包括导热性差。
资料来源：Palomar Technologies
最坏的情况是，空隙会导致芯片开裂。根据 Palomar 的说法，解决方案是使用共晶键合，其中熔点低于每种单独材料的熔点。这可以使用中间金属层来实现。“在键合过程中，但在设备运行期间，熔点非常低，这是共晶键合的关键属性之一，”施密特说。
因为焊料凸点是金属，它们也有助于散热。“可靠的焊料将与封装配合使用，以消散内部产生的热量，在工作温度下保持长期功能，并承受环境条件或电源循环引起的冲击。”
不断发展的材料
IBM 于 1964 年首次推出 [1]，凸块设计随着组件的缩小而变得流行，因为它们可以在与引线键合相同的空间内实现更多的 I/O 连接，同时还降低了热阻和电感。
最初，凸块由锡铅 (SnPb) 合金制成。为了与当前的环境问题保持一致，它们现在更多地由锡-银-铜（SnAgCu 或 SAC）合金制成。鉴于单个组件上可能有数千个凸起，该转换对环境审计具有重要意义，因为材料审计可以降至原子级别。
西门子数字工业软件公司电子和半导体战略副总裁艾伦·波特(Alan Porter)说:“如果你的产品含有不同的材料，每一种材料都可能含有一个铅原子，当你把这些材料聚合在一起时，在某种程度上，铅就会变得可测量和重要。”
目前，有来自不同供应商的许多凸块和基板配置，所有这些都旨在优化电气连接以获得更好的性能。[2] 底部填充材料的进步、倒装芯片中的电绝缘粘合剂层（不要与“底部填充”[3] 混淆）也在提高效率。
在众多选择中，有纯铜“微凸块”，直径在 20μm 到 25μm 之间，与较大的凸块相比，它具有与凸块相比引线键合的相同优势。随着间距越来越小，从十多年前开始，许多制造商开始使用“C2 凸块”，这是一种顶部有锡银 (SnAg) 触点的柱状微凸块结构。
这些 SnAg 尖端提供了可靠性优势。但是成分的细微差异会影响颠簸的行为。根据Fisher Instruments的说法，“银含量超过 3% 的焊料凸块在热疲劳测试中表现更好，并且更能抵抗剪切塑性变形，而银含量较低（约 1%）的合金表现出优异的延展性，因此具有更好的抗疲劳性在严重的应变条件下。此外，仅 0.5% 的铜就可以降低基板铜的溶解行为，从而提高可焊性。”
这里的基本制造挑战之一是保持材料成分的适当平衡。这为多年来一直处于观望状态的 X 射线检测创造了重要机会。X 射线可用于确定材料成分，例如互连中的合金或凸块中的污染物。此外，它可以帮助识别结构缺陷。
X 射线检测的缺点是速度快，通常与光学检测相结合。但随着兴趣的增长，这项技术的速度有了显着提高。
“一个有空隙的凸起不会像一个实心球体那样吸收那么多的 X 射线，”Chen 解释说。“因为里面有一个洞，空气并没有真正衰减 X 射线。在它是一个实心球体的情况下，你会得到更多的吸收。当你看着相机，之后你会看到有一个黑点，因为它吸收了所有的 X 射线，所以你看不到那里的光——与那个有洞的地方相比，你看到的更多。它不是完全透明的，但看起来有点轻。因此，我们正在查看图像对比度和吸收的差异，然后比较已知的好和已知的坏，看看哪个是坏的。”
工艺步骤
当前对更小处理器、更小尺寸的更多 I/O 和更小封装的需求也促使 OSAT 重新考虑工艺顺序。CyberOptics的计算机视觉工程经理 John Hoffman 表示：“曾经严格的后端流程（例如包装）现在正更多地转移到前端。“业界倾向于将这些流程称为中间流程，尤其是当晶圆厂或封装厂执行这些步骤时。
由于最终产品的可靠性取决于凸块的精确对齐，因此必须提前进行检查，这迫使进一步调整。“这需要以某种方式制备样品，”陈说。“而且这些测试协议需要时间来设计。”
其他人同意。“如今，在后端/包装检测方面，我们在检测和组装过程之间没有明确的关联，” KLA ICOS 部门的产品营销经理 Olivier Dupont 在最近的一次采访中说。“这是一个需要建设的未来发展领域。正如许多人所观察到的，先进封装的增长仍在继续。它必须投资于这种发展。”
缩放
随着芯片和封装的尺寸不断缩小，凸块技术正在被混合键合所取代。
今天，生产中最小的间距和直径约为 20µm 间距和 10µm 直径。Onto Innovation应用工程经理 Woo Young Han 表示：“一些客户试图在 20 微米间距、10 微米直径之后进行混合键合，其中一些客户尝试在 5 微米直径、10 微米间距之后转向混合键合。” 。”这就是我们今天颠簸的局限。任何比这更小的都将是直接的铜对铜表面键合。”
一个值得关注的领域是晶圆边缘。“几纳米的表面滚降可能会破坏晶圆间的混合键合，”韩说。“我们的很多客户都希望对晶圆边缘的不完整芯片进行检查。虽然它不会被使用，但部分裸片上的任何缺陷都会破坏整个过程。因此，许多检测公司都在研究深度学习或基于人工智能的方法来检测部分模具。”
GlobalFoundries的工厂后主管 Jean Trewhella 表示，虽然这些问题通常是人们最关心的问题，但在微柱凸块的制造过程中还有另一个不太为人所知的问题。“制造微柱并不是最大的挑战，”她说。“相反，当你尝试测试它们或将它们连接到其他东西时，不会获得任何额外的外来材料。这与我们进行碰撞的洁净室不同。”
此外，测试本身有时会造成损坏。“我们必须亲身接触那个凸起或球，因此我们必须确保我们使用的 Pogo pin 技术不会造成太大的破坏，”Amkor 的 Harris 说。“此外，我们必须确保我们的环境是干净的。如果您在一个球和脏电源之间有连接，您通常需要在测试时增加电压或电流以满足特定水平。这条路上有阻力。如果那是碳类材料，它可能会燃烧并损坏插座，从而损坏设备。”
Amkor 的 Scott 乐观地认为这些问题可以得到解决。“随着凸块间距的减小，需要新的光刻胶材料和曝光设备，”他说。“我们需要继续投资于更好的设备和材料，以及增加统计过程控制和计量。此外，了解最终应用要求以确保设计适合满足使用寿命要求也非常重要。”
他并不是唯一一个乐观的人。“考虑到支柱的数量和其他所有因素，当您将所有这些概率叠加在一起时，PPM 不再罕见，”GlobalFoundries 公司的 Post Fab 测试开发中心研究员 John Carulli 说。“当我与整个链条上的各个同行进行基准测试和交谈时，这些都是问题。目前没有很多解决方案。但是很多聪明的人正在做很多很好的工作来解决这个问题。”
解决这些问题可能会带来巨大的好处和机会。Promex Industries 的工程副总裁 Chip Greely 说：“更高的产量意味着更低的成本，更一致的设备在时间/超时时间内做同样的事情，因此成本应该会下降。”
参考资料
1、Davis, E., Harding, W., Schwartz, R., and Corning, J., “Solid Logic Technology: Versatile, High Performance Microelectronics,” IBM Journal of Research and Development, 1964, pp. 102-114.
2、Lau, J. “Status and Outlook of Flip Chip Technology”
https://www.circuitinsight.com/pdf/status_outlooks_flip_chip_technology_ipc.pdf
3、https://en.wikipedia.org/wiki/Flip_chip
